三建技術課程
2024/08/20+21(二)(三),09:30-16:30
台北+台南+線上
本課題整理半導體晶片3D整合技術的開發進展，重新檢視核心製程的基礎知識，闡明先進封裝的現狀和問題，並展望未來趨勢。
◆ 習得知識
．半導體製造前端和後端佈線技術之跨層級視角的重要性
．異質元件整合流程開發進展
．3D 整合關鍵流程的基礎知識
◆ 課程主旨
圍繞在戰略物資半導體的霸權國家間的國際關係正在發生重大變化，美國和歐盟的CHIPS ACT透過注入巨額公共資金推動半導體製造業回流其國家。美國、台灣、韓國和日本之間的半導體供應網路正朝著加強產業基礎的方向發展。正如新一代人工智慧提升經濟成長預期一樣，人工智慧在各產業領域的應用日益深入，正在催生新的資訊通訊服務市場。
另一方面，為了維持經濟和社會的永續發展，降低電子和能源設備的功耗至關重要。在AI和HPC等追求性能提升的領域，不僅需要透過半導體元件的先進微細化來提高晶片級性能，而且還需要透過更高品質的半導體封裝來提高系統級模組性能。在全球佔據主導地位的日本封裝相關產業收到世界主要半導體元件製造商的開發合作邀請，進一步增強其競爭力。
◆ 目次大綱
一、半導體元件的最新趨勢
二、中間領域製程
2-1 定位與價值創造實例
2-2 近期的發展
三、3D整合基礎技術的基礎、現狀及挑戰
3-1 TSV製程回顧
．製程選擇 (via middle, backside via)
．Nano-TSV for BSPDN
3-2 Hybrid bonding for Wafer level integration (CIS, NAND)
3-3 Logic-on-Memory Chip stacking
．RDL, Micro bumping, CoC的基本流程與注意事項
3-4 Memory-Logic integration
．矽中介層
．RDL中介層
3-5 Si橋介紹
3-6 3D chiplet integration
．CoW hybrid bonding的挑戰
3-7 重新佈線的微細化挑戰
．製程選擇 (SAP, Damascene)
．佈線EM可靠度的基本知識
四、Fan-Out型封裝技術的現況及問題
4-1 FOWLP市場滲透率
．製程知識與注意事項
．製程選擇 (Chip First: Face down, Face-up, RDL First)
4-2 材料性能指標
4-3 3D Fan-Out integration
．InFO process
．Adaptive patterning（直寫曝光）的導入
．Through Mold Interconnect製程選項 (Pillar First, Via First)
．感光模具製程
五、Panel Level Process (PLP) 的進展
5-1 提高製程品質和大量生產的問題
．單元製程現況（濺鍍設備、曝光設備、電鍍設備）
．via處理過程
六、先進封裝市場概況及未來發展趨勢
※參加線上視訊，限【2位以上】團報。
※額外加價840元，升級彩色版講義。
※請於開課日期【前7天完成繳費】，中國信託銀行(822)城北分行 657-540116548三建資訊有限公司※
| 報名1位 | 報名2位 | 報名3位 | |
|---|---|---|---|
| 原價 (+) | 8,085 | 7,665 | 7,245 |
| 自費 (=) | 8,085 | 7,665 | 7,245 |